针对高速串行接口设计的高效时钟解决方案

针对高速串行接口设计的高效时钟解决方案

使用ispClock5406D实现XAUI参考时钟源

　　通常我们能在XAUI设计中找到SERDES应用。XAUI SERDES的工作频率为3.125GHz，并有0.35 UI（单位间隔）的严格的抖动要求，一个单位间隔为一个完整的波形周期。（3.125 GHz的周期是1/3.125GHz或320ps。那么320ps的0.35 UI就是120ps）。一种常见的建立片上3.125GHz SERDES时钟的方法是利用一个精确的输入参考时钟，时钟频率为1/10的SERDES速率或312.5MHz。该参考时钟必须足够精确，以保证SERDES设计能满足XAUI规范的严格抖动要求。

　　isp5406D可通过基于GUI的设计软件（莱迪思的PAC - Designer 5.2）轻松配置。配置ispClock5406D的GUI如图2所示。可通过该器件的框图定义不同的配置选项。用户只需简单地双击框图中的功能，然后会打开一个对话框，显示该功能的各种可编程选择。例如，在右上角的对话框中，用户可以输入参考时钟频率和反馈信号源。

　　图2：PAC-Designer 5.2中显示的莱迪思ispClock5406D框图。

　　如图2所示，环路滤波器和VCO块的参考时钟输入源可以从REFA或REFB差分输入中选择。V分频器块使用环路滤波器和VCO块的输出来产生由PLL的几分频（2、4、8和16分频）决定的四种频率。来自输出V分频器块或用于外部反馈的FBK输入的反馈信号，提供了可与VCO“匹配”的参考时钟。如果选择输出V 分频器块较小的分频数的信号来匹配输入参考时钟，其反馈信号将是选择较大分频数信号的几倍，这就产生了有效的频率是输入参考时钟源几倍的参考时钟源。在本示例中，将78.125MHz的输入参考时钟源加到REFA并将V 分频器块的8分频输出作为反馈，则其8分频的输出为78.125MHz，4分频的输出为156.25MHz，2分频的输出为312.5MHz。

　　V分频器的输出频率可用于布线矩阵阵列，也可以分配给任意的isp5406D输出。每个输出都可以进行独立的相位和时间偏移设置，可以针对走线延迟来调整输出或其它细节方面的时序考虑。最后，输出类型可以从M-LVDS、LVDS、LVPECL、HCSL x6、HSTL/eHSTL、SSTL 1.5V/SSTL 1.8V或SSTL 2.5V中任意选择。在示例设计中312.5MHz和156.25MHz信号可通过BANK_0至BANK_3的输出获得，使用LVDS和LVPECL标准。还可以选择REFB作为Bank 4和Bank 5的输出。这可以通过一些简单的时序调整来实现一个独立的时钟信号。