子带分解的自适应滤波器的FPGA实现

子带分解的自适应滤波器的FPGA实现

3 系统建模与仿真

　　DSP Builder是Altera公司推出的一个面向DSP开发的系统级工具，它是作为Matlab的一个Simulink工具箱(ToolBox)出现的。DSP Bui-lder作为Simulink中的一个工具箱，使得在使用FPGA设计DSP系统时完全可以通过Simulink的图形化界面进行，只需简单地进行DSP Builder工具箱中的模块调用即可。

　　图3中的基于子带分解的自适应滤波器模块框图系统由分析滤波器子系统h00，h01，h10，h11，综合滤波器子系统g00，g01、抽取，插值，加法，减法器，自适应滤波器等模块组成。h00和h10是完全一模一样的低通滤波器，h01和h11是完全一模一样的高通滤波器。h00，h01，g00，g01的幅频特性曲线见图2。h00对应图2中的h0，h01对应图中的h1，g00对应图中的g0，g01对应图中的g1。Subysteml，Subyst-em2，Subystem3，Subystem4是自适应滤波器。Subystem2，Subystem3自适应滤波器的阶数是Subysteml，Subystem4阶数的1／20。期望信号由sine wavel模块提供，输入信号由Sine wave2和Random Bitstream叠加在一起的信号组成。系统所需的模块都是直接调用DSP builder中的模块。Subystem2是7阶NLMS算法自适应滤波器，其框图见图4。如果调高提高收敛速度，则可增加延迟模块、自适应子系统模块，加法器模块即可，但需消耗更多的硬件资源。

　　自适应滤波器模块主要由延迟单元，权值更新子系统、加法器模块，乘法器模块组成。它是将抽取过后的信号进行自适应滤波。