基于PCIe总线的超高速信号采集卡的设计

基于PCIe总线的超高速信号采集卡的设计

3 基于IPCORE的PCIe控制接口设计

　　PCIe接口控制电路是本采集卡的关键模块，通过PCIe控制核完成主机与采集卡的数据交互。PCIe拥有多种组件类型，每一类型均采用了复杂的系统级折衷方案，以满足严格的设计目标。为了能加快产品研发进度，本设计采用Xilinx公司的Logicore IP for PCI Express来设计PCIe高性能互连设计接口，该IP核占用FPGA资源少、功耗低，包含有物理层、数据链路层、传输协议层和配置空间。如图3所示，层与层之间有明确的分工，相比PCI总线不分层的协议描述更加抽象，传输协议层与数据链路层负责将采集到的数据按批次组包，包在层与层之间传递时会附加对应的校验和帧信息。PCIe标准使用应答重传机制，在数据链路层包括相应的应答延迟和重传延迟定时器，这两个定时器收到串行解串模块与传输介质延迟的影响比较大，太小的重传延迟往往会造成不必要的重传，从而显著降低性能，因此在不同的采集环境下需要进行针对性的调整。设计中这两个定时器的值可以通过软件界面进行配置修改，通过驱动软件来动态修正两个定时器以达到采集传输性能的最优化。

　　4 系统采集时序控制

　　系统控制模块完成采集数据上传、主机命令的下发和执行：系统控制采用有限状态机的控制方式，如图5所示。当系统上电后控制器默认进入初始化状态，完成默认参数的配置，包括采样频率、采样深度、触发方式、时钟源的选择、模拟输入的量程和耦合方式等，初始化执行完毕后进入空闲状态，等待接收主机命令和执行操作；当接收到启动采集的命令后，控制器首先将AD输入的数据总线挂接在内存A数据总线上，并启动内存A的DDR2控制器执行写操作；当内存A存储到软件设定的深度或存满时，切换AD输入的数据总线挂接在内存B数据总线上，启动内存B的DDR2控制器执行写入操作，同时通过DMA中断通知主机，等待主机上传内存A中的数据；如此反复循环工作，直到收到主机停止采集的命令再返回到空闲状态。

　　5 结束语

　　本文介绍了基于PCIe高速串行总线和FPGA控制器的超高速信号采集卡的设计技术，实现了不间断采样和连续传输等关键技术。采集到的信号频谱见图6。该采集卡已应用于某雷达侦察和干扰系统，取得了良好的效果，具有重要的实用价值。