CMOS电路IDDQ测试电路设计

CMOS电路IDDQ测试电路设计

        测试CMOS电路的方法有很多种，测试逻辑故障的一般方法是采用逻辑响应测试，即通常所说的功能测试。功能测试可诊断出逻辑错误，但不能检查出晶体管常开故障、晶体管常闭故障、晶体管栅氧化层短路，互连桥短路等物理缺陷引发的故障，这些缺陷并不会立即影响电路的逻辑功能，通常要在器件工作一段时间后才会影响其逻辑功能。

       功能测试是基于逻辑电平的故障检测，通过测量原始输出的电压来确定逻辑电平，因此功能测试实际上是电压测试。电压测试对于检测固定型故障，特别是双极型工艺中的固定型故障是有效的，但对于检测CMOS工艺中的其他类型故障则显得有些不足，而这些故障类型在CMOS电路测试中却是常见的。对于较大规模电路，电压测试测试集的生成相当复杂且较长，需要大量的实验数据样本。

       IDDQ测试是对功能测试的补充。通过测试静态电流IDDQ可检测出电路中的物理缺陷所引发的故障。IDDQ测试还可以检测出那些尚未引起逻辑错误，但在电路初期会转换成逻辑错误的缺陷。本文所设计的IDOQ电流测试电路对CMOS被测电路进行检测，通过观察测试电路输出的高低电平可知被测电路是否有物理缺陷。测试电路的核心是电流差分放大电路，其输出一个与被测电路IDDQ电流成正比的输出。测试电路串联在被测电路与地之间，以检测异常的IDDQ电流。

1 IDDQ测试原理

       电流IDDQ是指当CMOS集成电路中的所有管子都处于静止状态时的电源总电流。对于中小规模集成电路，正常状态时无故障的电源总电流为微安数量级；当电路出现桥接或栅源短接等故障时，会在静态CMOS电路中形成一条从正电源到地的低阻通路，会导致电源总电流超过毫安数量级。所以静态电源电流IDDQ测试原理是：无故障CMOS电路在静态条件下的漏电流非常小，而故障条件下漏电流变得非常大，可以设定一个阈值作为电路有无故障的判据。

       CMOS集成电路不论其形式和功能如何，都可以用一个反向器的模型来表示。IDDQ测试电路框图如图1所示，电路IDDQ检测结果为一数字输出(高低电平)。测试电路中电流差分放大电路的输出与被测电路的IDDQ成正比。测试电路串联在电源、被测电路与地中间，以检测异常的IDDQ电流。为了实现测试，需要增加两个控制端和一个输出端。

2 测试电路设计

       2．1 电路设计

       图2所示为CMOS测试电路，其由1个电流差分放大电路(T2，T3)、2个镜像电流源(T1，T2和T3，T4)和1个反相器(T7，T8)组成。镜像电流源(T1，T2)用来产生一个参考电流IREF，电流源(T3，T4)的电流为(IDDQ-IREF)，其作用相当于一个电流比较器。IDDQ是被测电路的电源电流。差分放大电路(T2，T3)计算出参考电流与被测电路异常电流IDDQ的差。参考电流IREF的值设为被测电路正常工作时的静态电源电流，其取值可通过统计分析求出。