CLK控制器为ADC时钟提供专用可编程预分频器解析方案

来源:元器件交易网 作者:—— 时间:2012-03-29 14:19

  注:

  – ADC1的模拟输入通道16和通道17在芯片内部分别连到了温度传感器和VREFINT。

  – ADC2的模拟输入通道16和通道17在芯片内部连到了VSS。

  2. 具体分析如下:

  (1)我们的输入信号是50Hz (周期为20ms),初步定为1周期200个采样点,(注:一周期最少采20个点,即采样率最少为1k) ,每2个采样点间隔为 20ms /200 = 100 us

  ADC可编程的通道采样时间我们选最小的 1.5 周期,则 ADC采样周期一周期大小为100us /1.5=66us 。 ADC 时钟频率为 1/66us =15 KHz。

  ADC可编程的通道采样时间我们选71.5 周期,则 ADC采样周期一周期大小为(100us /71.5) 。 ADC 时钟频率为 7.15MHz。

  (2)接下来我们要确定系统时钟:我们 用的是 8M Hz 的外部晶振做时钟源(HSE),估计得 经过 PLL倍频 PLL 倍频系数分别为2的整数倍,最大72 MHz。为了 提高数据计算效率,我们把系统时钟定为72MHz,(PLL 9倍 频)。则PCLK2=72MHz,PCLK1=36MHz;

  我们通过设置时钟配置寄存器(RCC_CFGR) 中 有 为ADC 时钟提供一个专用的可编程预分器,将PCLK2 8 分频后作为ADC 的时钟,则可 知ADC 时钟频率为 9MHz

  从手册可知: ADC 转换时间:STM32F103xx 增强型产品:ADC 时钟为56MHz 时为1μs(ADC 时钟为72MHz 为1.17μs)

  (3)由以上分析可知:不太对应,我们重新对以上中 内容调整,提出如下两套方案:

  方案一:我们的输入信号是50Hz (周期为20ms),初步定为1周期2500个采样点,(注:一周期最少采20个点,即采样率最少为1k) ,每2个采样点间隔为 20ms /2500 = 8 us

  ADC可编程的通道采样时间我们选71.5 周期,则 ADC采样周期一周期大小为8us /71.5 。 ADC 时钟频率约为 9 MHz。

  将PCLK2 8 分频后作为ADC 的时钟,则可知ADC 时钟频率为 9MHz

  方案二:我们的输入信号是50Hz (周期为20ms),初步定为1周期1000个采样点,(注:一周期最少采20个点,即采样率最少为1k) ,每2个采样点间隔为 20ms /1000= 20 us

  ADC可编程的通道采样时间我们选239.5周期,则 ADC采样周期一周期大小为20us /239.5 。 ADC 时钟频率约为 12 MHz。

  将PCLK2 6 分频后作为ADC 的时钟,则可 知ADC 时钟频率为 12MHz

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