赛灵思推出新一代颠覆性设计环境 Vivado 设计套件
4月 25 日，全球可编程平台领导厂商赛灵思公司 （Xilinx, Inc. (NASDAQ:XLNX) ）今天全球公开发布以 IP及系统为中心的新一代颠覆性设计环境 Vivado 设计套件，致力于在未来十年加速“All Programmable”器件的设计生产力。Vivado不仅能加速可编程逻辑和 IO
的设计速度，而且还可提高可编程系统的集成度和实现速度，让器件能够集成 3D堆叠硅片互联技术、ARM 处理系统、模拟混合信号 (AMS) 和绝大大部分半导体IP 核。Vivado 设计套件突破了可编程系统集成度和实现速度两方面的重大瓶颈，将设计生产力提高到同类竞争开发环境的4 倍。
赛灵思全球高级副总裁汤立人说， 如果i'm lovin' it让你想到麦当劳，以后我们希望您看到或者想到“All Programmable”，你会想到赛灵思 Vivado 设计环境 Vivado设计套件包括高度集成的设计环境和新一代系统到 IC 级别的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于 AMBA AXI4 互联规范、IP-XACT IP 封装元数据、工具命令语言 (Tcl)、Synopsys 系统约束 (SDC) 等有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的 Vivado 工具将各类可编程技术结合在一起，可扩展实现多达 1 亿个等效 ASIC 门的设计。
为了解决集成的瓶颈问题，Vivado IDE 采用了用于快速综合和验证 C 语言算法 IP 的 ESL 设计、实现重用的标准算法和RTL IP封装技术、标准IP 封装和各类系统构建块的系统集成、可将仿真速度提高 3 倍的模块和系统验证功能，以及可将性能提升百倍以上的硬件协同仿真功能。
为了解决实现的瓶颈，Vivado 工具采用层次化器件编辑器和布局规划器、速度提升 了3 至 15 倍且为 SystemVerilog 提供业界领先支持的逻辑综合工具、速度提升 了4 倍且确定性更高的布局布线引擎、以及通过分析技术可最小化时序、线长、路由拥堵等多个变量的“成本”函数。此外，增量式流程能让工程变更通知单 (ECO) 的任何修改只需对设计的一小部分进行重新实现就能快速处理，同时确保性能不受影响。最后，Vivado 工具通过利用最新共享的可扩展数据模型，能够估算设计流程各个阶段的功耗、时序和占用面积，从而达到预先分析，进而优化自动化时钟门等集成功能。
博通公司欧洲硬件开发工程经理 Paul Rolfe 指出：“Vivado 设计套件与Virtex-7 2000T FPGA的组合改变了可编程逻辑产业发展的模式。Vivado 使博通无需进行任何手动布局规划或分区工作，就能够设计出业界最大容量的 FPGA。赛灵思在芯片和软件双方面的创新让我们印象深刻。” （责编：Lecea)
赛灵思颠覆性的新一代设计套件Vivado震撼上市， 面向未来十年的All Programmable器件
赛灵思公司平台开发高级副总裁 Victor Peng 表示：“为了响应客户对提升生产力、缩短产品上市时间，以及超越可编程逻辑，实现可编程系统集成等要求，赛灵思工程师从 2008 年开始付诸行动，并在过去一年里携手 100 多家客户和联盟计划成员进行了试用和测试（其中包括采用基于堆叠硅片互联技术（SSIT）的 Virtex-7 FPGA实现超大容量和带宽的客户），从而打造出了 Vivado 工具这一巅峰之作。”
赛灵思全球高级副总裁汤立人表示， Vivado要解决的就是加速生产力的问题：加速IP集成，加速实现， 生产力加倍。这就是Vivado发布的意义。
赛灵思全球高级副总裁汤立人说， 如果i'm lovin' it让你想到麦当劳，以后我们希望您看到或者想到“All Programmable”，你会想到赛灵思 Vivado 设计环境 Vivado设计套件包括高度集成的设计环境和新一代系统到 IC 级别的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于 AMBA AXI4 互联规范、IP-XACT IP 封装元数据、工具命令语言 (Tcl)、Synopsys 系统约束 (SDC) 等有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的 Vivado 工具将各类可编程技术结合在一起，可扩展实现多达 1 亿个等效 ASIC 门的设计。
为了解决集成的瓶颈问题，Vivado IDE 采用了用于快速综合和验证 C 语言算法 IP 的 ESL 设计、实现重用的标准算法和RTL IP封装技术、标准IP 封装和各类系统构建块的系统集成、可将仿真速度提高 3 倍的模块和系统验证功能，以及可将性能提升百倍以上的硬件协同仿真功能。
为了解决实现的瓶颈，Vivado 工具采用层次化器件编辑器和布局规划器、速度提升 了3 至 15 倍且为 SystemVerilog 提供业界领先支持的逻辑综合工具、速度提升 了4 倍且确定性更高的布局布线引擎、以及通过分析技术可最小化时序、线长、路由拥堵等多个变量的“成本”函数。此外，增量式流程能让工程变更通知单 (ECO) 的任何修改只需对设计的一小部分进行重新实现就能快速处理，同时确保性能不受影响。最后，Vivado 工具通过利用最新共享的可扩展数据模型，能够估算设计流程各个阶段的功耗、时序和占用面积，从而达到预先分析，进而优化自动化时钟门等集成功能。
博通公司欧洲硬件开发工程经理 Paul Rolfe 指出：“Vivado 设计套件与Virtex-7 2000T FPGA的组合改变了可编程逻辑产业发展的模式。Vivado 使博通无需进行任何手动布局规划或分区工作，就能够设计出业界最大容量的 FPGA。赛灵思在芯片和软件双方面的创新让我们印象深刻。” （责编：Lecea)