半导体制造10nm 光刻是最大挑战

　　新材料和新晶体管结构有可能把摩尔定律延伸至1.5nm，因此IC制造商有非常大的可能性使芯片的制造工艺达到10nm，但是要进入7nm及以下将会面临许多挑战。最大的问题是至今没有达到7nm，能不能达到5nm更是问题，至于3nm那是不可预知的。

　　产业路线图

　　IMEC的最新路线图是下一代晶体管结构在7nm时，会优先采用III V的finFET结构。

　　如果产业真的进入10nm以下，肯定不像以前那样仅是简单地缩小栅的长度。根据目前的情况，进入7nm时将采用新的晶体管结构、新的沟道及互连材料，同时也包括开发不同于现在应用的新设备及材料。

　　从技术角度来看，目前在研发阶段有可能进入7nm与5nm，但也面临着挑战。一个不可逾越的挑战是设计和制造芯片必须满足成本及功耗的要求，另一个挑战是如何选择正确的技术路线，因为路线图有许多不同的版本。实际上，在以前许多版本的路线图中，下一代晶体管的候选者在7nm时是高迁移率或者III V finFET。

　　现在有许多候选者都试图突破路线图，如IMEC的最新路线图是在7nm时会优先采用III V的finFET结构，即下一代晶体管结构会在7nm时提早出现，但也可能被推迟至5nm时。在7nm时有三种主流的晶体管结构候选者，即环栅FET、量子阱finFET及SOI finFET。按照IMEC的说法，环栅FET会优先，不过目前来讲谁会胜出为时太早。同样，锗或者III V族材料都应该是7nm时沟道的首选材料之一。

　　基于IMEC及IMEC合作伙伴路线图，产业有可能在2018年进入7nm时代。不必惊奇，他们都希望能解决芯片尺寸继续缩小的问题，或许这将真的是摩尔定律的终点。问题是不管未来7nm能否达到，或是会有一些推迟，整个产业的前进步伐己不可能再是每两年前进一个节点。

　　在10nm以下无论制造成本及设计费用都会大幅上升，全球只有少数几家制造商有能力继续跟踪，因此产业界必须互相加强合作。三星电子半导体研发中心副总裁E.S.Jung说，在他的研发中心正同时开发三个节点，目标是1.5nm，如何能实现?这需要设备、材料及开拓创新，并且三星不可能自己单干。

　　几种选择

　　下一代晶体管结构的候选者之一是采用高迁移率的finFET，而锗或者III V族也是热门的候选者。

　　近期对于下一代芯片的路线图是清晰的，即采用finFET及平面的FD SOI技术缩小到10nm，由于在7nm时开始失控沟道中的载流子，所以必须要采用新的晶体管结构。

　　下一代晶体管结构的候选者之一是采用高迁移率的finFET，例如采用III V族作沟道材料，包括在PFET时采用锗Ge作为沟道材料及在NFET时采用InGaAs作沟道材料。IMEC的工艺高级副总裁An Steegen认为，在锗材料方面己经取得不少进展，而III V族材料由于材料的相容性尚有许多工作要做。

　　事实上，由于III V族材料的挑战性可能被推迟至5nm，而在7nm时锗或者III V族仍是热门的候选者。显然由于这些材料具有更窄的禁带宽度，有可能产生漏电流问题，但是这些问题不会阻碍这些材料在近期被用作源与漏的材料。

　　随着IIIV族finFET可能被推迟，下一步7nm怎么办?IMEC在权衡多种晶体管结构方案，即环栅结构、量子阱finFET及SOIfinFET之后，IMEC决定采用环栅finFET，对于此种结构需将鳍进行根切，然后在栅周围填充绝缘体介质，基本上都填在沟道的下面，如纳米线一样。

　　在7nm时的沟道材料，IMEC己经收窄到两种选择：一种是对于PFET采用80%的锗组分;另一种是对于PFET采用25%至50%锗的混合物，以及对于带有引变relaxed buffers的NFET采用0至25%的锗材料。显然，从材料的相容性上看，锗是完美的候选者。通常硅器件的工作电压为0.8伏与0.75伏，而锗器件为0.5伏，既能保证器件的功能，又能通过更低的Vdd降低功耗。

　　在小于7nm、5nm时有以下多种结构供选择：环栅、量子阱、SOI finFET、III V finFET以及垂直纳米线。我们正期待垂直纳米线结构的到来，但是必须探索沟道如何生长以及沟道是后集成或是先集成的选择。

　　未来挑战

　　半导体制造在10nm以下面临最大的挑战是光刻，到7nm时可能需要采用EUV技术加上多次图形曝光技术。

　　半导体制造在10nm以下面临最大的挑战是光刻。为了降低图形化的成本，IMEC的CMOS伙伴们期望在7nm时能用上EUV。但是EUV己经丢了好几个市场窗口，目前由于光源功率问题而一再地推迟。

　　IMEC与ASML正共同开发beta型EUV光刻机。IMEC的总裁Van den hove认为，目前EUV可达每小时35片，因此IMEC有充分的信心在7nm时用上EUV。

　　到7nm时，半导体业可能需要采用EUV技术，再加上多次图形曝光技术。应用材料公司晶体管技术部的高级总监Adam Brand认为，器件需要层间距约21nm，这己经低于EUV自身的间距。为了实现鳍在21nm，将采用EUV加上两次图形曝光技术来刻出栅，因此未来产业会把多种光刻技术结合起来运用。

　　Lam Research的院士Reza Arghavani认为，万一EUV不能如期导入，也能采用spacer图形化技术来解决鳍的实现。显然spacer图形化要求鳍的淀积及再付蚀来完成，通常这样的工艺重复两次，浸液式光刻也是两次，因此成本将上升。问题是spacer有可能要重复三次，因而成本及时间大幅增加，所以没有EUV，未来的光刻图形化是个问题。

　　Applied的Brand说，图形化仅是一个方面，当进入7nm时，对于finFET技术或许己经有22nm、14/16nm及10nm三代finFET工艺的经验。在7nm时半导体业需要一种新的晶体管技术来减少栅长及保持器件性能，而环栅结构最有效。因此，Brand认为环栅结构是未来的方向。

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