高通3DV技术打造无需TSV互连的SoC
来源:互联网 作者:------ 时间:2015-04-02 09:21
未来, 3D 超大规模积体电路(VLSI)的系统级晶片(SoC)设计可望直接在单层晶片上打造,不必再采用矽穿孔(TSV)连接堆叠晶片的方式,高通(Qualcomm)工程副总裁Karim Arabi在日前举行的2015年国际实体设计大会(ISPD 2015)上发表对于 3D 晶片技术进展的看法。
“我们将自家公司的 3D VLSI 技术称为 3DV ,可使晶片尺寸缩小一半,同时提高产量,”Arabi表示。
Arabi指出,高通的动机来自于智慧型手机市场的庞大占有率——他预计,在2018年以前市场上将产生180亿支智慧型手机,其市占率将“远超过所有的电脑与其他电子装置的总和”。他还强调,即使云端卸载一些运算密集型应用——如语音辨识——大部份的智慧型手机功能仍存在对于本地处理能力的庞大需求。
长远来看,高通正在打造仿照人类大脑的神经处理单元(NPU),“因为他们非常灵活且高效率,十分适合用于下一代的行动装置、云端运算、巨量资料处理、深度学习以及机器学习,”Arabi介绍。但短期内,高通正扩大其普及的SoC性能以及新型的3DV互连与制造技术。
高通目前正打造两种基本的 3DV 互连方式类型,并期望能在2016年以前展开部署。这两种新的 3D 互连包括面对面(F2B)与面对背(F2F)两种类型。
F2B 3DV制程较容易,因为它并不需要精确接合,而只是在第一层上增加一层矽薄层,利用传统TSV开始打造第二层。遗憾的是,底层可能利用高达摄氏1,200度的温度产生,而下一层又得限制温度,才能免于损坏熔点高达摄氏1,085度的铜互连。
为了解决这个问题,高通利用钨在第一层上作为互连,其速度较慢,但熔点温度高达摄氏5,930度。第二个解决方案是限制顶层的温度,如摄氏625度可能使PMOS降低27.8%的第二层电晶体约性能以及为NMOS降低16.2%。因此,目前采用 F2B 无法达到理想的3D 晶片,它可能牺牲约37%的性能与41%的功率。
另一方面, F2F 允许两颗晶片使用铜互连以及最佳化性能电晶体,但Arabi指出,其缺点在于F2F需要较大的穿孔尺寸,从而限制了两个面对面晶圆接合的准确度。然而,高通认为,利用两种技术的组合,就能够在层数不受限制的情况下产生完全最佳化的 3DV SoC 。事实上,透过适当的划分与平面层规划,Arabi认为,能够产生更高速、更小型且功耗更低的 3DV 晶片,而且也能在更低的温度下作业。
根据Arabi 表示,3DV晶片的最终优势在于只需在底层才使用最昂贵和最新的节点技术。例如,底层上的CPU、GPU和其它高速元件可能必须以10-14nm技术制造,而在更高层上装载其他功能较不那么重要的元件,就可以用较负担得起的技术进行制造,如28nm。他还预测,良率最佳SoC只堆叠两层,而针对还需在顶层整合RF功能的客户,则可采用3层设计。
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