Cadence助力芯片设计“高速化” Xcelium与Protium S1成重磅杀手锏
近些年,随着半导体技术的高速发展,集成到单颗芯片上的逻辑门和功能性单元也成指数倍的提升,芯片设计的复杂度大幅增加。而且,在硬件仿真技术和FPGA原型验证的大力推动下,基于软件环境下的验证也已经成为当下EDA的关键增长领域之一,物联网IoT的出现也进一步加剧了电子产品开发多元化以及开发工具复杂化的形势,眼下针对专用领域的专业级应用在功耗、性能、成本、安全性、互联性以及现场可升级性也日益成为至关重要的考量标准。
在这种形势下,针对特定应用需求的产品开发也对验证以及软件的灵活性提出更高的要求。因此,以验证、仿真、硬件加速仿真和以FPGA为基础的原型验证及并行仿真也逐渐成为2017年的EDA领域的主流发展趋势。在27日由Cadence举办的新品发布会上,Cadence公司全球副总裁石丰瑜以及Cadence公司系统与验证事业部产品管理与运营副总裁Michal Siwińsk针对这些问题进行了回应。
Protium S1助力FPGA原型验证 全面提升产品开发效率
作为Cadence全新的基于FPGA的原型验证平台,Protium S1借助于创新的算法,显著提升工程项目的整体效率。与Cadence Palladium Z1企业级仿真平台前端一致,Protium S1初始设计启动速度较传统FPGA原型平台提升了80%,并采用Xilinx Virtex UltraScale FPGA技术,在容量上较上一代平台提升6倍,性能上提升了2倍,在产品正式发布前就已被网络、消费类产品以及存储类市场领域的多家厂商先期采用。
Cadence公司全球副总裁石丰瑜在接受记者采访时表示,在过去,FPGA的调试十分繁杂,实际测试当中也并不能清晰的反映出整个芯片的运行情况,同时在侦错方面效果很差,这不仅极大增加了调试成本,更将产品的流片时间大幅延后,对于企业而言则将耗费巨大的时间成本。而本次推出的Protium S1平台则能够高效的追踪到FPGA调试中问题出现的具体细节,并能够真实反映出其波形,能够快速的帮助工程师找到产品开发当中存在的问题并及时解决,极大的提升产品开发的效率和质量。
不仅如此,Protium S1还提供独有的设计和原型验证加速能力,能够令工程师团队比以往更早的启动SoC设计的软件开发,实现并列开发的目的,提高项目整体的推进速度,在如今产品更新换代进度大幅提速的形势下,这种优势显得十分必要。
Cadence公司系统与验证事业部产品管理与运营副总裁Michal Siwiński表示:“基于Protium S1平台先进的存储单元建模和实现能力,我们能够将原型设计的初启时间从数月降至数日,大幅提前固件的开发日程。同时,Protium S1能够与Palladium Z1硬件加速器能够共享同一套通用编译流程,现有编辑环境的重复利用率最高也可达到80%,并能够提供多种提高固件和软件生产力的功能,全面优化设计质量,提高生产力并满足不同领域和应用的验证需求。”
Xcelium实现并行仿真 成倍加快SoC面市速度
除了FPGA的原型验证以外,并行仿真也是本次Cadence公司所主推的另一大“杀手锏”。Cadence的第三代并行仿真平台Xcelium,基于多核并行运算速度,能够显著缩短SoC的面市时间,相比上一代单核版本,性能平均提高了2倍,多核版本则提高了5倍以上。目前已经在移动、图像、服务器、消费电子以及物联网和汽车等多个领域成功应用,并已正式通过了产品的流片验证。
Michal Siwiński对记者表示,基于Cadence收购Rocketick公司带来的技术,Xcelium是业内唯一正式发布的基于产品流片的并行仿真平台。利用Xcelium可显著缩短执行时间,在寄存器传输级(RTL)仿真可平均提速3倍,门级仿真可提高5倍,DFT仿真可提高10倍,节约项目时间达数周乃至数月。而且其支持多种最新设计风格和IEEE标准,并能够自动选取最优CPU内核数目,提高执行速度。”
据Michal Siwiński介绍,Xcelium目前可以公布的受益者包括全球知名的芯片方案商ARM公司以及知名半导体厂商意法半导体。而在实际项目当中,Xcelium的并行仿真帮助ARM在RTL仿真项目上提速5倍,并助力意法半导体在DFT项目仿真上提速了8倍。
因此,总体来看,随着片上系统(SoC)设计尺寸的不断增加、市场对设计速度和容量要求的逐渐提高以及越来越多类型的应用、功能和产品的出现,未来针对仿真和验证技术的要求也会更加严格。而作为全球领先的EDA软件服务商,Cadence将一如既往的以半导体设计产业加速器的角色全面推动全球半导体产业更加快速的发展。(责编:王琼芳)
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