利用FPGA和CPLD数字逻辑实现ADC

利用FPGA和CPLD数字逻辑实现ADC

由于反馈环路的“跟踪”过程，RC电路电压可能围绕模拟输入电平摆动。当过采样触发器在“1”和“0”之间变化时，RC电路的电压会从稍高于模拟输入电平下降至稍低于模拟输入电平。这个过程一直持续到模拟输入电平发生变化。这种高频率噪音可以通过使用可选的数字滤波器来消除。

图4：Δ-Σ调制器的转换阶段的结果。

　　较高频率的设计可以监测多个用于工作和环境状况通信的音频附加信号。例如，可定期发出5k和12K Hz信号，以指示远程音频监控系统的状态。这些信号可以指示设备的环境情况(温度和湿度)。正如前面的例子，通过简单地添加更多的LVDS输入，可以支持多路模拟信号。该设计可作为8个模拟信号的中心。通过时分多路复用输入，仅需要使用一个数字逻辑的副本。

　　较高频率的ADC测试结果

　　较高频率的ADC电路已用*估板在Lattice XP2-17 FPGA上实现。测试期间使用具有0V至3.3V摆幅的15K Hz输入信号。使用方案选项2的电路来处理模拟信号，图1所示的方案选项2使用数字滤波器。结果显示在图3的下半部分，窗口的上方显示接收信号，FFT在底部，F1频率为15.1K Hz。下边栏的结果给出9情况下的 ENOB以及61 dB的信噪比。这些结果表明，输入信号已成功转换为具有良好分辨率和信噪比的数字信号。