利用FPGA和CPLD数字逻辑实现ADC

利用FPGA和CPLD数字逻辑实现ADC

低频/最小逻辑ADC实现

　　在低频/最小逻辑实现情况中，采样控制模块控制逐次逼近寄存器，相关的输出信号随时加到RC电路。因此RC电路的电压上升或下降，以响应相关的输出状态，输出状态是变化的。LVDS输入比较模拟输入与RC电路电压的变化。因此，RC电路的电压是用来“发现”模拟输入电压。图2的例子中，静态模拟输入(由橙色虚线来表示)设置为不到整个输入电压范围的一半。垂直的黑色虚线表示SAR采样点之间的时钟数目，用绿色虚线来表示。

　　第一次测量需要8个时钟，下一次需要4个时钟，等等类似。最初，通过在相关输出上加逻辑“1”，RC电路被设置为模拟输入的整个电压摆幅的一半。一旦电压达到这个点的一半，LVDS输入的输出将指示模拟输入值是否高于或低于RC电路电压。

　　如果模拟电压较高，数字输出的最高有效位是逻辑“1”。如果模拟电压较低，则数字输出为逻辑“0”。SAR移到下一位，采样时间减半(为整个电压摆幅的四分之一)。这个过程不断重复，直到A/D转换器达到所需的精度。在图2中的例子中，观察RC电路电压是如何逐渐接近模拟输入值。在这个简单例子中，SAR(0101)的4位数字输出展示在图的底部。

图2：基于SAR的 A/D转换器运作实例。

　　低频设计可以用来监测几个模拟电压的电平，这些电平表示各种电源电压和环境传感器的输出。CPLD实现可以监控PCB的电源电压(3.3V，2.5V和1.8V)，以及温度和湿度传感器和开放式机箱的报警。为测量多个模拟输入，可针对每个模拟电压连同附加的RC电路采用一个LVDS输入。由于模拟电压是缓慢改变的，LVDS输出可多路复用，这样在每个输入之间就可以共享数字逻辑功能。