力抗标准化浪潮　EDA供货商大打特色牌

力抗标准化浪潮　EDA供货商大打特色牌

打破EDA工具产出档案格式的藩篱，进而让不同EDA工具供货商的解决方案得以彼此衔接，一直是不少EDA领域的后起之秀突破大厂连手垄断的希望所在。然而，前后段EDA工具链环环相扣，采用封闭工具链有时反而能提供更多优势，芯片设计业者宜谨慎评估。

为了使芯片设计到晶圆代工的整个流程更为平顺，同时让不同电子设计自动化(EDA)工具供货商的产品可彼此顺利衔接，晶圆代工龙头台积电近年来一直努力推动EDA工具数据库与档案格式标准化。然而，对EDA工具供货商和芯片设计工程师而言，标准化潮流所带来的结果不一定全然正面，EDA工具衔接接口标准化到底该进行到何种程度，仍是一个引发激辩的问题。

台积电领军　打造开放EDA工具环境

台积电已于4月7日公布其新版自有EDA规格，针对65、40及28奈米制程推出已统合且可交互操作的多项EDA技术档案。这些与设计相关的技术档案套装包括可互通的制程设计套件(iPDK)、制程设计规则检查(iDRC)、集成电路布局与电路图对比(iLVS)，及制程电容电阻抽取模块(iRCX)。这四项技术由台积电与新思科技(Synopsys)、明导国际(Mentor Graphics)、益华计算机(Cadence)与Magma等EDA供货商一同在半导体产业的互通项目下通过验证，也是台积电开放创新平台的一部分。

台积电表示，先进半导体制造技术之制程与设计规则相对复杂，且需要更仔细且精准的描述，才能使芯片设计人员作出正确的电路布局与仿真，并在布局完成后能做好验证与分析的工作。

台积电结合了主要的EDA生态系统伙伴一同定义与发展符合台积公司制程需求的一致架构及可互通之格式，不仅在设计软件上支持新格式，也验证实际芯片产出的准确性，而这项验证程序可去除数据的不一致，减少软件的验证时间并增加设计的准确性。

目前台积电所提供的iDRC、iLVS与iPDK均可适用于40奈米制程，且自2009年7月以来，已有大量客户完成验证测试。台积电下一阶段将把40奈米与28奈米iRCX加入技术档案。

前后段设计关系紧密　封闭工具链仍有优势

就在台积电发表其自有EDA规格，希望打造不同供货商的工具方案也可顺利彼此衔接的环境前不久，新思科技亦发表其新一代设计编译工具Design Compiler 2010。该工具最大的特性之一，便在于在合成(Synthesis)工具环境中添加部分后段绕线布局(Place & Routing, P&R)预览功能。这种把原本分属前后段工具的功能结合在一起，以提升芯片设计验证工作效率的设计理念，与台积电等业者力推的EDA工具接口与输出档案格式标准化，是互相冲突的。

新思科技寄存器转移语言(RTL)合成、功率与测试自动化部门资深产品营销总监Gal Hasson表示，在这款新RTL合成环境中，由于内建部分新思科技原本用在P&R工具上的算法，因此RTL撰写人员在撰写好程序代码后，便可直接预览芯片配置(Floorplan)与P&R完成后的可能结果。而且此一功能设计亦显著提升了芯片设计的可预测性改善，让芯片设计团队可以在撰写RTL的阶段就更准确地掌握该设计时序(Timing)与芯片面积的实际状况。

这项特性可让前段设计团队从根本解决芯片开发过程中所可能遭遇到的问题，不必等到后段同仁回报问题才能开始着手解决。此外，新版工具除了生成芯片设计的网络列表(Netlist)档案外，还会夹带给负责P&R工程团队的P&R种子指南(Seed P&R Guidance)，以加速P&R设计的速度。

根据瑞萨电子(Renesas Electronics)、Panasonic、英特尔(Intel)、德州仪器(TI)与瑞昱等芯片厂商的测试结果证实，导入这种混合型的新一代RTL合成工具不仅可提升芯片设计的可预测性，更有助于大幅缩短芯片设计所需的时间达一半以上。

鱼与熊掌难以兼得　EDA标准化忧喜参半

然而，这种紧密结合了两种自家工具特性的编译工具，其所使用的档案格式与数据库当然都只能在自家的工具环境中使用，例如Design Compiler 2010所生成的数据库与档案，如果用其它厂牌的P&R工具开启，便无法享受到前后段工具紧密整合所带来的完整好处。

对此Gal Hasson表示，对使用者而言，开放的EDA工具链到底能为他们带来多少好处，是必须审慎评估的。因为每家EDA工具供货商都有自己的特色与优势，别家供货商的工具不见得能支持同样的功能。

因此，站在新思科技的立场，该公司固然认同数据库和档案格式标准化的好处，如供货商选择更自由，授权费用可能更低廉等，新思科技也愿意支持如台积电等业界伙伴倡导的标准格式，但对使用者而言，采用开放EDA工具链所带来的效益是否划算，就必须审慎思考了。