全球半导体技术发展路线与重大挑战

全球半导体技术发展路线与重大挑战

三、重大挑战

（一）短期挑战（现在到2020年）：性能提升

    1、逻辑器件

    平面型互补金属氧化物半导体（CMOS）的传统扩展路径将面临性能和功耗方面的严峻挑战。

    尽管有高介电金属闸极（high-k/metalgate,HKMG）的引入，等效栅氧化层厚度（equivalent gate oxide thickness,EOT）的减少在短期内仍具有挑战性。高介电材料集成，同时限制由于带隙变窄导致的栅极隧穿电流增加，也将面临挑战。完整的栅极堆叠材料系统需要优化，以获取最佳的器件特性（功率和性能）和降低成本。

    新器件结构，如多栅金属氧化物半导体场效应晶体管（MOSFETs）和超薄全耗尽型绝缘层上硅（FD-SOI）将出现，一个极具挑战性的问题是这些超薄金属氧化物半导体场效应晶体管（MOSFETs）的厚度控制。解决这些问题应与电路设计和系统架构的改进并行进行。

    一些高迁移率材料，如锗和III-V族元素已被认为是对CMOS逻辑应用中硅通道的升级或替换。具有低体陷阱和低电能漏损，非钉扎费米能级（unpinned Fermi level）、低欧姆接触电阻的高介电金属栅极介质是面临的主要挑战。

2、存储器件

    动态随机存取存储器（DRAM）的挑战在于，在特征尺寸减少、高介电介质应用、低漏电存取器件设计，以及用于位线和字线的低电阻率材料条件下，具有合适的存储电容。为了增加位元密度和降低生产成本，4F型单元的驱动器需要高纵横比和非平面晶体管结构。

    闪存已成为关键尺寸缩放、材料和加工（光刻、腐蚀等）技术等前端工艺（Front End Of Line, FEOL）技术的新驱动力。短期内，闪存密度的持续发展依赖于隧道氧化层（Tunnel Oxide）的厚度变薄以及电介质集成度。

    为了保证电荷维持和耐久的要求，引进高介电材料将是必要的。超过256 GB的3-D NAND闪存维持性价比的同时保证多层单元（Multi Level Cell, MLC）和一定的可靠性能，仍然是一个艰巨的挑战。新的挑战还包括新内存类型制造的演进，以及新的存储器概念，比如磁性随机存取存储器（MRAM）、相变存储器（PCM）、电阻式随机存取存储器（ReRAM）和铁电式随机存取存储器（FeRAM）。

3、高性能、低成本的射频和模拟/混合信号解决方案

    推动无线收发器集成电路和毫米波应用中采用CMOS技术（高介电介质和应变工程）可能需要保持器件失配和1/f噪声在可接受范围的技术。其他挑战还有整合更便宜且高密度集成的无源组件，集成有效硅和片外无源网络工艺的MEMS，基于低成本非硅（氮化镓）器件的开发。

    随着芯片复杂性和操作频率的增加而电源电压的降低，芯片上数字和模拟区域的信号隔离变得越来越重要。降噪可能需要更多创新，例如通过技术设计，解决每厘米千欧姆级别的高电阻率基底的电源供应和连接地线问题。

    许多材料导向和结构的变化，例如数字路线图中多栅和绝缘体硅薄膜（silicon on insulator, SOI）衰减，或者转而改变射频和模拟器件的行为。在优化射频、高频和AMS性能，以及供应电压的稳步下降等方面存在着复杂的权衡，为集成电路设计带来巨大的挑战。

4、32,22纳米半间距及更低

    光刻正变得非常昂贵和最具挑战性的技术。对22纳米半间距光刻而言，采用间隔件光刻或多个模式的193纳米浸入式光刻机，将被应用于克服单一模式的限制，但具有非常大的掩模误差增强因子（mask error enhancement factor, MEEF）、晶片线边缘粗糙度（line edge roughness, LER）、设计规则限制和更高的成本。波长为13.5纳米深紫外光刻（Extreme-UV lithography, EUVL）是行业官方推动摩尔定律的期望。

    深紫外光刻的挑战是：缺乏高功率源、高速光刻胶、无缺陷而高平整度的掩模带来的延时。进一步的挑战包括提高深紫外系统的数值孔径到超过0.35，以及提高增加成像系统反射镜数量的可能性。

    多电子束无掩模光刻技术（Multiple-e-beam maskless lithography）具备绕过掩模难题，去除设计规则的限制，并提供制造灵活性的潜力。在显示高分辨率影像和CD控制方面已经取得了进展。制造工具的时机掌握、成本、瑕疵、准确套印、光刻胶是其他有待进一步发展的领域。

    直接自组装（Direct Self-Assembly,DSA）技术有新的进展，但瑕疵和定位精度亟待改善。

    其他挑战包括：微影蚀刻法（lithography and etching）中发光电阻器（LER）的栅极长度CD控制和抑制，对新栅极材料、非平面晶体管结构、光刻胶的发光电阻器以及深紫外光刻的测量。

5、引入新材料

    由于低介电材料（包括多孔材料和空气间隙）必须具有足够的机械强度以经受切割、封装和组装，考虑到蚀刻和化学机械抛光（chemico-mechanical polishing, CMP）工艺，低介电材料的介电损害减少变得更加重要。金属方面，超薄、共形低电阻率势垒金属需要与铜集成，以实现低电阻率和高可靠性。

6、电源管理

    大多数应用阶段，电源管理是时下的首要问题。因为每一代晶体管数量会成倍增加，然而封装芯片中，具有成本效益的散热性能仍几乎保持不变。为了维持系统活跃和降低漏电功耗，相应电路技术的实现将扩展到对系统设计的要求、计算机辅助设计工具（computer aided design, CAD）的改进、漏电功耗降低和新器件架构性能要求的层面。

（二）短期挑战（现在到2020年）：成本效益

1、光刻

    虽然波长为13.5纳米的深紫外光刻是行业官方的目标，但是深紫外光刻必须达到很高的源功率才能在10纳米及以上水平的技术中具有成本竞争力。如果多电子束无掩模光刻技术可以保持每通曝光、工艺成本和与基于掩模曝光工具相似的踪迹，它可能是最经济的选择。工艺中引入更少的掩模数量后，193纳米浸入式光刻机的数位储存器架构（DSA）变得广受欢迎。

2、前端工艺

    我们需要实现低寄生效应、继续缩小栅极间距、下一代基板的面积调整（调整为450毫米晶片），并采用突破性技术以应对光刻的挑战。

3、工厂集成

    面临的挑战主要包括：一是应对快速变化的、复杂的业务需求；二是管理工厂不断增加的复杂性；三是边际效益下降的同时实现经济增长目标；四是满足工厂和设备可靠性、功能、效率和成本的要求；五是跨边界交叉利用工厂集成技术，如300毫米和450毫米搭配，以实现规模经济；六是解决迁移到450毫米晶圆上的独特挑战。

4、满足市场不断变化的成本要求

    组装和包装的挑战包括三维集成芯片堆叠（测试：存取、成本和已知良好芯片，三维封装和包装，测试访问单个晶圆或芯片）。

5、环境、安全、健康

    环境安全和健康领域面临的挑战是：化学品和原材料的管理与效率；工艺和设备管理；设施技术要求；产品管理；报废产品的再利用/再回收/再生产。

6、测量

    工厂级别和公司层面的测量集成：测量方面应慎重选择，抽样必须经过统计优化，以满足基于拥有者成本的工艺控制（cost of ownership, CoO）。