全球半导体技术发展路线与重大挑战

全球半导体技术发展路线与重大挑战

（三）长期挑战（2021到2028年）：性能提升

1、非典型互补金属氧化物半导体通道材料的实现

    为高度微缩的金属氧化物半导体场效应晶体管（MOSFETs）提供足够的驱动电流，具备增强热速度和在源端注入的准弹道操作似乎是必要的。因此，高速传输通道材料，如III-V族化合物或硅基质上的锗元素窄通道，甚至半导体纳米线、碳纳米管、石墨烯或其它材料都将有待开发。非典型互补金属氧化物半导体（CMOS）器件需要物理上或功能上地集成在一个CMOS平台上。这种集成要求外来半导体在硅基底上外延生长，这富有挑战性。理想的材料或器件性能必须在通过高温和腐蚀性化学加工后仍能维持。在技术开发的早期，可靠性问题就应被确立并解决。
2、识别、选择和新存储结构的实现

　　线材致密、快速和低工作电压的非易失性存储器（NVM）将变得非常理想，最终密度的提升可能需要三维体系结构，如在可接受的生产率和性能条件下，对单片集成电路进行垂直堆叠单元排列。对动态随机储存器（DRAM）的微缩难度预计将增大，尤其是要求缩减电介质等效氧化物厚度（equivalent oxide thickness, EOT）和实现非常低的漏损电流和能耗。所有的非易失性存储器（NVM）现存形式面临基于材料特性的限制,成功与否将取决于能否寻找和开发替代材料或者开发替代的新技术。

3、正在从典型规格通过非常规方法向等效微缩和功能多样性转变

　　线材边缘粗糙度，槽深和剖面，通过时侧壁粗糙度，蚀刻偏差，清洗引起的变薄，化学机械抛光（CMP）作用，多孔低电介质与侧壁孔洞的交叉，势垒粗糙度，铜表面粗糙度都会对铜线中电子散射产生不利影响，导致电阻率增加。结合新材料的多层堆叠，特征尺寸减小和模式相关工艺，替代存储器件的使用，光学和射频互连，仍将迎来挑战。蚀刻、清洗、装填高纵横比的结构，尤其是低介电金属双镶嵌结构和纳米级尺寸的动态随机存取存储器方面也将存在巨大的挑战。

　　用来制造新结构的材料和工艺融合形成了集成的复杂性,堆叠层数的提高加剧了形变场效应,新颖或有效器件可以被重组到互连线路中。三维芯片堆叠,以提供更好的功能多样性绕过传统的互连构架的缺陷。符合成本目标的、工程可制造的解决方案是一个关键的挑战。

4、深紫外光刻技术

　　由于深紫外光刻（EUVL）仍然是22纳米和16纳米半间距的最佳方案，将其扩展到更高的分辨率将成为一个重要的长期挑战。就当前所知，电流波长为大于等于0.5的数值孔径（NA）设计，将需要一个八镜面无遮拦或六镜面中心遮拦的设计。

　　八镜面设计将会有更多的反射损失，因为增加的镜面需要更高能的电源以达到同等晶圆的通量。在六镜面设计中镜面夹角较小，因而需要一个更小的字段尺寸和可能更长的轨道长度。数值孔径的增加,将对两种设计带来焦点深度的巨大挑战。此外，为了克服掩模上的阴影和其他三维效应，吸收体材料、吸收体厚度以及多层堆叠必须进行优化。

　　另一种解决途径是将深紫外光刻的波长降低到6纳米的水平。在短期内，这种途径将从能源可用性到掩模的基础结构和光刻胶性能方面继承深紫外光刻当前所有的挑战。多模式的深紫外光刻也将是一种选择，这将带来更大的工艺难度和拥有者的使用成本。

　　（四）长期挑战（2021到2028年）：成本效益

　　符合灵活性、可扩展性和具有成本效益尖端工厂的扩展性要求。为了保持生产盈利，需要具备在多变的市场需求下，在可控范围内投入生产的能力和利用诸如制造外包的任务共享机会的能力。提高客户对高质量产品（包括制造外包）的质量认知仍是一个挑战。

　　可扩展性是指满足大型300毫米工厂需求[40K-50K WSPM]的同时保证建筑、产品、配套器件、生产信息和控制系统在技术代际间重复利用。成本控制和任务共享方案在产业基础设施建设的行业标准化活动中被高度期待，如数据标准化和可视化方法。

　　表1 2013 ITRS技术趋势目标汇总表

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