下一代晶体管王牌：何种技术领跑22nm时代？

下一代晶体管王牌：何种技术领跑22nm时代？

    在22nm，或许是16nm节点，我们将需要全新的晶体管。而在这其中，争论的焦点在于究竟该采用哪一种技术。这场比赛将关乎到晶体管的重新定义。在22/20nm逻辑制程的开发中，业界都争先恐后地推出各种新的晶体管技术。英特尔三栅极（tri-gate）元件已取得重大进展。许多研究人员也正努力推动FinFET元件的研究工作。而包括ARM在内的多个主要的欧洲组织，以及美国的Globalfoundries则专注于研发完全耗尽型SOI（fully-depletedSOI，FDSOI）技术。不过，最近新创业者SuVolta和富士通也提出了另外一种崭新的选择。

    晶体管设计会对所有下游的设计工作带来深远影响──从制程设计到物理设计都包括在内，其涵盖领域甚至包含了逻辑设计师在功率和时序收敛方面的权衡。

    问题在哪里？

    为何制程工程师们痛下决心革新晶体管设计？最简单的回答是短沟道效应。不断追逐摩尔定律（Moore‘sLaw）的结果是MOSFET沟道长度不断缩减。这种收缩提高了晶体管密度，以及其他的固定因素和开关速度等。但问题是，缩短这些沟道却也带来了诸多严重问题。针对这些问题，我们可以简单地归纳为：当漏极愈接近源极，栅极便愈来愈难以夹断（pinchoff）沟道电流（图1）。这将导致亚阈值漏电流。

    自90nm节点以来，这场对抗漏电流的战役已经持续许久。向全high-k/金属栅极（HKMG）的转移，让栅极能在不让漏电流失控的情况下更好地控制沟道电流。但到了22nm节点，许多人认为，平面MOSFET将输掉这场战役。目前还没有办法在足够的性能条件下提供良好的漏电流控制。“HKMG解决了栅极漏电流，”一位专家表示。“现在，我们必须解决沟道漏电流了。”

    平面晶体管：又一次？

    并非所有人都同意平面MOSFET将走入历史。其中最主要的代表是台积电，该公司2月起在20nm制程中采用平面晶体管。但此举召来了许多强烈反对，包括来自Globalfoundries的警告。设计人员对短沟道平面MOSFET的所有缺点都已经很熟悉了。看来，重新调整单元库和硬IP模组还比较干脆。漏电流和阈值的变异或许会比在28nm时更糟，但设计师们现在有了更多可用工具，包括改进过的电源管理、变异容错电路，以及统计时序分析等，都可协助他们应对这些问题。而当把所有问题端上台面时，代工厂必须知道，他们的主要客户──FPGA供应商、网络IC巨擘，甚至包括ARM在内，会提出什么样的问题。

    不过，仍有许多人持怀疑态度。“台积电表示会在20nm节点使用替换性金属栅极（replacement-metal-gate）平面制程，”Novellus公司副总裁GirishDixit观察道，“但这个决定可能已经改变。HKMG可以控制漏电流，但平面晶体管仍然具有I-on/I-off特征缺陷。”若台积电的早期采用者发现自己因为平面晶体管而处于竞争劣势，他们可能会逼迫这家代工巨擘改采FinFET半节点。而这种对峙态势也可能出现在移动市场，在这个领域，ARM的无晶圆硅晶伙伴们将面临来自英特尔采用最新22nm三栅极Atom处理器的竞争。

    Fin的崛起

    有关下一代晶体管的争论已经持续了10年之久，但英特尔在五月宣布的22nm三栅极制程象征着新晶体管技术的一大进展。不过，英特尔的大动作或许是为了回应ARM在移动领域的快速扩张态势，而非完全着重在原先对新晶体管技术的电路设计、大幅降低讯号杂讯的讨论范畴之中。