终于!台积电启动2nm工艺研发,三星惨败!

来源:华强电子网 作者:梁浩斌 时间:2019-09-24 17:40

台积电 三星 英特尔 制程 晶圆

9月18日,据外媒报道,台积电已经正式宣布启动2nm工艺的研发,并将在位于中国台湾新竹的南方科技园建立2nm工厂。按照台积电的说法,2nm工艺预计需要研发4年时间,最快要到2024年才能够进入批量生产。而在2024年之前,5nm和3nm工艺将会成为过渡产品,同时台积电还表示,他们正在为5nm工艺量产做准备,预计将于2020年开始批量投产,有消息称苹果将成为台积电5nm工艺的首批客户。对于3nm,台积电则表示将于2022年批量投产。

  这样一来,台积电便成为了世界上第一家宣布启动2nm工艺研发的公司。与此同时,另一厢三星,其基于EUV(极紫外光刻)技术的7nm LPP工艺才刚刚批量生产,前一阵还爆出了工艺良率差导致客户的5G芯片全部报废,尽管三星及时出来辟谣了,不过好景不长。随后三星在8月发布的新旗舰Note10,其搭载使用了7nm工艺的Exynos 9825又被网友扒出能效比还不如自家上一代使用8nm工艺的Exynos 9820。

  在台积电和三星的较量中,从7nm开始,台积电似乎就已经将最大的对手三星远远抛在身后了。尽管台积电有着“摩尔定律的完美执行者”之称,不过,4年后批量投产2nm工艺还是着实让编者有些惊讶,毕竟摩尔定律的提出者英特尔,还在10nm工艺中苦苦挣扎,直到最近才有采用10nm工艺的产品上市。

  其实早在制程工艺走到10nm时,有关半导体工艺已达物理极限的说法就开始在业内被广泛提及。其中仅量子隧穿效应和寄生电容问题就难以解决,前者是当晶体管尺寸缩小到原子级别后,电子可能会随意穿过壁垒导致漏电,从而使得芯片功耗增加;后者则是在线路过密过细的情况下,出现寄生电容干扰的问题,导致功耗增加。这种说法在7nm制程诞生时更是普遍,毕竟就连英特尔都在这上面栽了跟头,英伟达CEO黄仁勋更是公开表示摩尔定律已失效。

  那么台积电真的有这样的能力,能够将摩尔定律“死守到底”吗?事实上,单纯从制程工艺的先进性来看,英特尔的10nm甚至还要比台积电7nm要强。英特尔10nm制程晶体管密度达到了100.8MTr/mm2,而台积电7nm制程晶体管密度仅为96.5MTr/mm2。显然,台积电与英特尔用来命名制程工艺的标准并不相同。

  在9月18日开幕的科技创新论坛会议上,台积电研发负责人、技术研究副总经理黄汉森表示摩尔定律还会继续存在,随着晶体管密度更好,成本效益也会更高,受益的不只是逻辑芯片,内存、闪存芯片也会从摩尔定律中受益。有趣的是,接着黄汉森还提到:“现在描述工艺水平的XXnm说法已经不科学了,因为它与晶体管栅极已经不是绝对相关了,制程节点已经变成了一种营销游戏,与科技本身的特性没什么关系了。”

  由于现在的栅极宽度定义无法准确描述7nm、5nm这样的半导体工艺核心,黄汉森建议采用新的指标来衡量半导体工艺的进展,未来工艺可以微缩到0.1nm级别,相当于氢原子大小,现在的制程定义不能再反应真正的科技水平了,氢原子级别的微缩才是创新,而且很多创新都是不可预见的。

  虽然台积电在制程工艺命名上耍了一点“小心思”,不过从市场表现来看,各大厂商以及消费者普遍都对台积电代工的芯片表示满意。但要想延续摩尔定律,保持住自己的市场优势,台积电除了死磕制程工艺外,还需要从新材料、封装技术等方面入手。比如石墨烯等新型复合半导体材料,美国劳伦斯伯克利国家实验室此前就成功用纳米碳管制成了1nm晶体管;封装技术方面,目前台积电已经推出的CoWoS、bumping、InFO等后端3D封装产品和前道3D封装工艺SOIC和全新的多晶圆堆叠等多种封装方式,也将会是未来芯片制造的新方向。


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